Superscalar

Les programmes exécutables binaires existants ont des divers niveaux de parallélisme intrinsèque. Dans certains cas les instructions ne dépendent pas de l'un l'autre et peuvent être exécutées simultanément. Dans d'autres cas elles sont interdépendantes : une instruction effectue des ressources ou des résultats de l'autre. Le a d'instructions = le b + le c ; d = e + f peuvent être courus en parallèle parce qu'aucun des résultats ne dépend d'autres calculs. Cependant, le a d'instructions = le b + le c ; d = a + f ne pourraient pas être praticables en parallèle, selon l'ordre dans lequel les instructions accomplissent tandis qu'elles se déplacent par les unités.

Quand le nombre d'instructions simultanément publiées augmente, le coût de la dépendance vérifiant des augmentations extrêmement rapidement. Ceci est aggravé par la nécessité de vérifier des dépendances au temps d'exécution et à la fréquence de base de l'unité centrale de traitement. Ce coût inclut des portes de logique additionnelle exigées pour mettre en application les contrôles, et des délais par ces portes. La recherche montre que la porte coûtée dans certains cas peut être des portes de $n^k$, et le retard a coûté $k^2\; \backslash \; notation\; n$, où n est le nombre d'instructions dans l'ensemble d'instruction du processeur, et k est le nombre d'instructions simultanément expédiées. Dans les mathématiques, ceci s'appelle un problème de Combinatoric impliquant les permutations

Quoique le jet d'instruction puisse ne contenir aucune dépendance d'inter-instruction, une unité centrale de traitement superscalar doit néanmoins vérifier cette possibilité, puisqu'il n'y a aucune assurance autrement et le manque de détecter une dépendance produirait des résultats incorrects.

N'importe comment avancé le processus de semi-conducteur ou comment rapidement la vitesse de commutation, ceci place une limite pratique sur combien des instructions peuvent être simultanément expédiées. Tandis que les avances de processus permettront des nombres toujours plus grands d'unités fonctionnelles (par exemple, ALUs), le fardeau de vérifier des dépendances d'instruction se développe tellement rapidement que la limite superscalar réalisable d'expédition est assez petite. -- probablement sur l'ordre de cinq à six instructions simultanément expédiées.

Toutefois même la dépendance infiniment rapide donnée vérifiant la logique sur une unité centrale de traitement superscalar autrement conventionnelle, si le jet d'instruction lui-même a beaucoup de dépendances, ceci limiterait également le speedup possible. Ainsi le degré de parallélisme intrinsèque dans le jet de code forme une deuxième limitation.

Solutions de rechange

Avec VLIW, la tâche onéreuse de la dépendance vérifiant par la logique de matériel au temps d'exécution est enlevée et déléguée au compilateur . Les contrôles qui dans une conception superscalar doivent être accomplis dans des nanosecondes peuvent être exécutés en secondes, et si sur une machine multinucléaire et employer un compilateur multifil , par les processeurs multiples en parallèle. L'instruction parallèle de explicitement calculant (ÉPIQUE) est comme VLIW, avec des instructions prefetching de cachette supplémentaire.

Le multifile simultané, souvent abrégé comme SMT, est une technique pour améliorer l'efficacité globale des unités centrales de traitement superscalar. SMT permet aux fils indépendants de multiple de l'exécution d'utiliser mieux les ressources fournies par des architectures modernes de processeur.

Les processeurs de Superscalar diffèrent des processeurs multinucléaires parce que les unités fonctionnelles superflues ne sont pas les processeurs entiers. Un processeur simple se compose d'unités fonctionnelles fin-granuleuses telles que le ALU , le multiplicateur du nombre entier , le levier de nombre entier, l'unité de virgule flottante de , etc. Il peut y avoir des versions multiples de chaque unité fonctionnelle pour permettre l'exécution de beaucoup d'instructions en parallèle. Ceci diffère d'une unité centrale de traitement multinucléaire qui concurremment des instructions de processus des fils multiples, un fil par noyau. Il diffère également d'une unité centrale de traitement canalisée par , où les instructions multiples peuvent concurremment être dans diverses étapes d'exécution, mode en continu du .

Les diverses techniques alternatives ne sont pas mutuellement - exclusivité - elles peuvent (et être fréquemment) être combinées dans un processeur simple. Ainsi une unité centrale de traitement multinucléaire est possible où chaque noyau est un processeur indépendant contenant les canalisations parallèles multiples, chaque canalisation étant superscalar. Quelques processeurs incluent également des possibilités du vecteur .

Voir également