Ordinateur scientifique avancé de TI

Par l'ordinateur scientifique avancé , ou ASC , était une architecture de l'ordinateur géant conçue par le Texas Instruments (TI) entre 1966 et 1973. La clef à la conception de l'ASC était une mémoire partagée à grande vitesse simple, qui a été accédée par un certain nombre de processeurs et de contrôleurs de la Manche d'une mode semblable à la CDC d'inauguration 6600 de s de Seymour Cray '. Considérant que les 6600 ont comporté dix plus petits ordinateurs alimentant une unité simple de maths ( ALU ), dans l'ASC ceci a été simplifié dans un processeur simple de 8 noyaux alimentant l'ALU. 4 le noyau ALU/CPU était un du premier pour inclure le vecteur consacré de traitant des instructions de , avec la capacité d'envoyer la même instruction à chacun des quatre noyaux.

Histoire

Le TI avait commencé comme une division de service géophysique de a incorporé (GSI), une compagnie qui a exécuté le que séismique examine pour des compagnies de la recherche de pétrole . GSI était maintenant une filiale de TI, et le TI a voulu s'appliquer la dernière informatique au traitement et à l'analyse des ensembles de données séismiques. Le projet d'ASC a commencé pendant que le avançait l'ordinateur séismique . Pendant que le projet se développait, le TI a décidé d'augmenter sa portée. " ; Seismic" ; a été remplacé par le " ; Scientific" ; dans le nom, permettant au projet de maintenir la désignation ASC.

Architecture

De la mémoire a été accédée seulement sous la commande du boîtier de commande de mémoire, ou MCU. Le MCU était un bi-directionnel, 256 bits/réseau parallèle de canal qui pourrait soutenir jusqu'à huit processeurs indépendants, avec un neuvième canal pour le " de accès ; " de mémoire centrale ; (ou " ; memory" prolongé ; comme ils se sont référés à lui). Le MCU a également agi en tant que contrôleur de cachette de , offrant l'accès à grande vitesse sur les huit ports de processeur à un semi-conducteur - mémoire basée de , et manipulant toutes les communications aux 24 espaces d'adressage de bit dans de mémoire centrale. Le MCU a été conçu pour fonctionner asynchrone, lui permettant de fonctionner à une série de vitesses et à balance à travers un certain nombre de points d'exécution. Par exemple, de mémoire centrale pourrait être construit hors d'une mémoire à tores plus lente mais moins chère , bien que ceci n'ait pas été employé dans la pratique. Au plus rapide, il pourrait soutenir des vitesses de transfert de 80 millions de mots à 32 bits par seconde par port, pour une capacité totale de transfert de 640M-words/sec. C'était bien au delà des possibilités même des mémoires les plus rapides de l'ère.

L'ALU/CPU principal a été extrêmement avancé pour son ère. La conception a inclus quatre noyaux de base qui pourraient être combinés pour manipuler des instructions de vecteur. Chaque noyau a inclus un système complet de la canalisation d'instruction de qui pourrait continuer à douze instructions scalaires en vol en même temps, permettant jusqu'à 36 instructions au total à travers l'unité centrale de traitement entière. D'un à quatre résultats de vecteur pourraient être produits chaque 60ns, la durée de cycle de base (au sujet de 16MHz), selon le nombre de modules exécution fournis. Les réalisations de cette sorte de parallèle/de système canalisé d'instruction ne sont pas apparues sur les processeurs modernes des produits jusqu'à la fin des années 1990, et aux instructions de vecteur (maintenant connues sous le nom de SIMD ) jusqu'à quelques ans après.

Le processeur a inclus 48 registres à 32 bits, un nombre important pendant le temps, bien qu'ils n'aient pas été tout d'usage universel qu'ils soient dans des conceptions modernes. Seize ont été employés pour des adresses, des seize différents pour des maths, des huit pour des excentrages d'index et des huit différents pour des instructions de vecteur. Des registres ont été accédés extérieurement using un RISC - comme la charge/stocker le système, avec des instructions de charger n'importe quoi de 4 bits à 64-bit (deux registres) à la fois.

La plupart de vecteur de usine tendu pour être mémoire-limité, c., ils pourraient traiter des données plus rapidement qu'ils pourraient l'obtenir de la mémoire. Ceci reste un problème majeur sur des conceptions modernes de SIMD aussi bien, qui est pourquoi des efforts considérables ont été déployés dans la sortie croissante de mémoire dans des conceptions modernes d'ordinateur (bien qu'en grande partie sans succès). Dans l'ASC ceci a été amélioré légèrement avec une unité de lookahead qui a prévu des accès mémoire prochains et les a chargés dans les registres d'ALU invisibily, using une interface de mémoire dans l'unité centrale de traitement connue sous le nom d'unité d'amortisseur de mémoire (MBU).

Le " ; Processor" périphérique ; était un système séparé consacré entièrement à lancer rapidement le du système d'exploitation et les programmes fonctionnant dans lui, aussi bien que des données de alimentation à l'unité centrale de traitement principale. Pp ont été construits sur le " huit ; processors" virtuel ; , VP, qui ont été conçus pour manipuler des instructions et des maths de base de nombre entier seulement. Chaque VP a inclus son propres compteur et registres de programme, et le système pourrait lancer ainsi huit programmes en même temps, limité par des accès mémoire. La conservation du fonctionnement de huit programmes a permis au système de brouiller l'exécution des programmes sur l'unité centrale de traitement principale selon quelles données étaient disponibles sur l'autobus de mémoire à ce moment-là, essayant d'éviter le " ; time" mort ; quand l'unité centrale de traitement attendait sur la mémoire. Cette technique a également fait son aspect dans des unités centrales de traitement modernes, où on le connaît comme multifile simultané ou, selon le Intel , HyperThreading .

Pp ont également inclus un ensemble de soixante-quatre registres à 32 bits connus sous le nom de registre de communications (CR). Le CR a mis le " ; Peripheral" ; dans pp, et était le système de mémoire centrale pour l'information d'état entre les diverses parties de l'ASC ; l'unité centrale de traitement, le VPs, et le
des contrôleurs de la Manche de www.com

Succès technologique, faillite commerciale

Quand les machines d'ASC sont devenues la première fois au début des années 70 disponibles elles ont surpassé presque toutes autres machines, y compris la CDC STAR-100 et dans certaines conditions assortissant le unique infâme ILLIAC IV . De quelque manière que seulement sept avaient été installés quand le célèbre Cray-1 a été annoncé en 1975. Le CRAY a consacré presque toute sa conception à l'accès à grande vitesse soutenu à la mémoire, y compris un 1MB de mémoire à semiconducteurs de 64 peu-mots et d'une durée de cycle 5x 12. Bien que l'ASC ait été par certains côtés une conception plus extensible, dans la vitesse pure du monde d'ordinateur géant gagne, et le Cray était simplement beaucoup plus rapide. Les ventes d'ASC ont fini presque durant la nuit, et bien qu'un ASC amélioré ait été conçu avec une durée de cycle 5x plus rapide, Texas Instruments ont décidé de sortir le marché entièrement.

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