NetBurst

Le NetBurst Microarchitecture d'Intel , appelé le P68 à l'intérieur d'Intel, était le successeur au microarchitecture du P6 dans la famille du X86 des unités centrales de traitement faites par Intel. Le premier pour employer cette architecture était le noyau de Willamette de , en novembre le libéré 2000 . C'était le premier des unités centrales de traitement du Pentium 4 , et tout le Pentium suivant 4 et variantes du Pentium D ont été également basés sur NetBurst. Dans le mi 2001 , Intel a libéré le noyau adoptif du , qui a été également basé sur NetBurst, de ce fait commutant les unités centrales de traitement de Xeon à la nouvelle architecture aussi bien. Les unités centrales de traitement basées de Celeron du Pentium 4 emploient également l'architecture de NetBurst.

NetBurst désigné parfois sous le nom du Intel P7 , du Intel 80786 , ou de l'architecture du i786 en comparant aux générations précédentes. Ce ne sont pas des noms officiels ; P7 en fait a été employé intérieurement à Intel pour ce qui est devenu l'architecture d'Itanium .

Technologie

L'architecture de NetBurst inclut des dispositifs tels que le " ; Technology" canalisé hyper ; et " ; Exécution rapide Engine" ; ce qui sont des premiers dans ce microarchitecture particulier.

Technologie canalisée hyper

Intel a choisi ce nom pour la canalisation de 20 étapes dans l'architecture de Willamette. C'est une croissance significative dans le nombre d'étapes une fois comparée au Pentium 3 qui a eu 10 étapes dans sa canalisation. L'architecture de Prescott, le dernier noyau du Pentium 4, a une canalisation de 31 étapes. Bien qu'une plus longue canalisation ait quelques inconvénients, principalement un nombre réduit d'instructions de par cycle (IPC), le nombre plus élevé d'étapes dans la canalisation permettent à l'unité centrale de traitement d'avoir les fréquences d'horloge plus élevées qui compenseront techniquement n'importe quelle perte dans l'exécution due à l'IPC réduit. Un plus petit IPC est une conséquence indirecte de profondeur de canalisation - une question de compromis de conception (un nombre restreint de longues canalisations a un plus petit IPC qu'un plus grand nombre de canalisations courtes). Un autre inconvénient de avoir plus d'étapes dans une canalisation est une augmentation du nombre d'étapes qui doivent être tracées en arrière au cas où le facteur prédictif de branche de ferait une erreur, augmentant la pénalité payée une mis-prévision. Pour aborder cette issue, Intel a conçu le " ; Exécution rapide Engine" ; et a investi beaucoup dans sa technologie de prévision de branche, que les réclamations d'Intel réduit des mis-prévisions de 33% au-dessus du Pentium III .

Moteur rapide d'exécution

Avec cette technologie, le ALUs dans le noyau de l'unité centrale de traitement fonctionnent réellement deux fois à la fréquence du signal d'horloge de noyau. Ceci signifie que dans une unité centrale de traitement de 3.5 gigahertz, l'ALUs fonctionnera effectivement à 7 gigahertz. La raison derrière ceci est de compenser généralement le bas compte du IPC ; en plus ceci augmente considérablement l'exécution de nombre entier de l'unité centrale de traitement. Le du côté incliné est que certaines instructions sont maintenant beaucoup plus lentes (relativement et absolument) qu'avant, rendant l'optimisation pour les unités centrales de traitement multicible difficile. Un exemple est décalage et tourne les opérations, qui souffrent du manque d'un levier de baril de qui était présent sur chaque commencement de l'unité centrale de traitement x86 avec les 386 (et est également présent sur le Athlon et le marteau).

Cachette de trace d'exécution

Dans la cachette L2 de l'unité centrale de traitement, Intel a incorporé ce qu'il appelle une cachette de trace d'exécution. Les antémémoires ce ont décodé les Micro-opérations de sorte qu'en exécutant une nouvelle instruction, au lieu de chercher et de décoder l'instruction encore, l'unité centrale de traitement puisse directement accéder au micro-ops décodé de la cachette de trace, épargnant de ce fait un nombre de heures considérable. D'ailleurs les micro-ops sont cachés dans leur chemin prévu d'exécution, ainsi il signifie que quand des instructions sont cherchées par l'unité centrale de traitement de la cachette, elles sont déjà présentes dans l'ordre correct de l'exécution.

En dépit de tous ces perfectionnements, l'architecture de NetBurst a créé des obstacles pour des ingénieurs essayant de mesurer vers le haut son exécution. Avec cette architecture, Intel regardait pour toucher des vitesses de 10 gigahertz, mais avec la fréquence d'horloge en hausse, Intel a fait face à des problèmes croissants avec garder la dissipation de puissance dans des limites acceptables. Intel a atteint des limites à une vitesse de 3.8 gigahertz et a rencontré des problèmes essayer de réaliser même cela. En conséquence, Intel a décidé d'abandonner NetBurst, et a depuis développé un plus nouveau microarchitecture, connu sous le nom de microarchitecture de noyau de (inspiré par le noyau P6 du Pentium pro au " ; Tualatin" ; Pentium III - S de et le plus directement le Pentium M ), pour les aider pour atteindre leurs buts.

Révisions

Intel a remplacé le noyau original de Willamette par une version remodelée de l'architecture de NetBurst appelée le Northwood en janvier de 2002. La conception de Northwood a combiné une taille accrue de cachette, un plus petit processus de fabrication de 130 nanomètre, et la technologie de Hyper-filetage du (bien qu'au commencement tous les modèles mais les 3.06 gigahertz modèlent ont fait désactiver ce dispositif) pour produire un plus moderne, haut-exécutant la version de l'architecture de NetBurst.

En février de 2004, Intel a présenté des autres, une révision plus radicale de l'architecture appelée le Prescott de . Le Prescott de a été produit sur des 90 nanomètre de processus, et a inclus plusieurs changements de conception importants, y compris l'addition d'une cachette encore plus grande (512 de KiB dans le Northwood à 1 MIB , et plus tard MIB 2), d'une canalisation beaucoup plus grande (31 étapes d'instruction de par rapport à 20 dans le Northwood ), d'un facteur prédictif fortement amélioré de branche de , de l'introduction des instructions du SIMD du SSE3 , et plus tard, l'exécution d'Intel 64, Intel stigmatisant pour leur exécution compatible de la version 64-bit du X86-64 de l'architecture du X86 (comme avec le de Hyper-filetage, tous les morceaux du Prescott de ont le matériel pour soutenir ce dispositif, mais il au commencement a été seulement permis sur les processeurs à extrémité élevé de Xeon avant d'être officiellement présentée dans les processeurs avec la marque de Pentium de ). En dépit de avoir beaucoup de nouveaux dispositifs, le plus mauvais souvent exécuté du Prescott de qu'un semblable-synchronisé Northwood , et beaucoup d'ingénieurs ont estimé que l'exécution réelle du processeur a été compromise en essayant de réaliser la fréquence d'horloge la plus élevée possible. La puissance d'énergie et la dissipation thermique sont également devenues un thème principal avec le Prescott de , car il est l'un du chaud-fonctionnement et des microprocesseurs puissance-affamés dans l'histoire. Les soucis de puissance et de chaleur jusqu'ici ont empêché Intel de libérer un Prescott synchronisé au-dessus de 3.8 gigahertz, ou une version mobile du noyau.

Intel a également libéré une version de duel-noyau de l'architecture de NetBurst appelée le Smithfield , qui est réellement deux noyaux de Prescott dans un simple meurt, et un postérieur Presler , qui se compose de deux noyaux de Cedar Mill de sur deux matrices séparées (le Cedar Mill étant les 65 nanomètre mourir-se rétrécissent du Prescott de ).

Futur

Intel a remplacé NetBurst par le microarchitecture du noyau d'Intel de , libéré en juillet 2006, qui plus directement est dérivé le Pentium III - S du 1995's de Pentium de pro ou 2001's qu'il est de NetBurst.

Le Presler , un noyau du Pentium D libéré dans le tôt 2006 , est largement espionné par des analystes pour être le bout dans la ligne de NetBurst, bien que le morceau final réel de NetBurst ait été le Celeron D 365 de noyau de Cedar Mill synchronisé à 3. Le " ; Conroe" ; la version du processeur du noyau 2 d'Intel de , using le microarchitecture de noyau, est le successeur au Presler .

NetBurst a basé des morceaux

Celeron , depuis le 2000
Celeron D
Pentium 4
Édition extrême du Pentium 4 de
Pentium D
Pentium Extreme Edition
Xeon , depuis le 2001 par le 2006

Voir également

Architecture du X86
Système de rejeu de
P5
P6
Noyau
Nehalem
Pont de Sandy de
X86-64

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