Montecito (processeur)

Le Montecito est le code-name d'un dégagement important le la famille du processeur d'Itanium 2 de s d'Intel de '(IPF), qui met en application l'architecture d'Intel Itanium de sur un processeur de duel-noyau. Il a été officiellement lancé par Intel le 18 juillet , le 2006 comme " ; Processor" d'Intel Itanium 2 de Duel-Noyau ;. Selon Intel, Montecito double l'exécution contre le processeur précédent et à un noyau d'Itanium 2, et réduit la puissance d'énergie d'environ 20%. Il ajoute également les possibilités multifile (deux fils par noyau), un sous-système considérablement augmenté de cachette (mb 12 par noyau), et le soutien de silicium de la virtualisation.

Dispositifs et attributs architecturaux

Les noyaux de du deux par meurent
à grain grossier bidirectionnel de du multifile par noyau (non simultané). la Montecito-saveur de multifile est temporelle doublé, ou TMT. Ceci est également connu comme commutateur-sur-événement multifile, ou SoEMT. Les deux fils séparés ne fonctionnent pas simultanément, mais les commutateurs de noyau filètent en cas d'événement élevé de la latence , comme une absence dans l'antémémoire du L3 qui calerait autrement l'exécution. Par cette technique, les charges de travail multifil, y compris la base de données - comme des charges de travail, devraient s'améliorer par 15-35%.
un total de fils du 4 par meurent
instruction séparée L1 et 16 cachette des données L1 du KB du 16 de KB par noyau
instruction séparée L2 et 256 cachette des données L2 du mb du 1 de KB par noyau , hiérarchie améliorée
La cachette du mb L3 du 12 par noyau, le mb du 24 L3 par meurent
le 1.72 dont milliard de transistors par meurent, est ajouté vers le haut :
logique - 57M de de noyau, ou 28.5M par noyau
cachettes de noyau - 106.5M
24 cachettes du mb L3 - 1550M
logique de l'autobus et entrée-sortie - 6.7M de
Mourir la taille est 27.72 le le millimètre X 21.5 millimètres, ou 596 millimètres de ²
conception du nanomètre du 90 de
La consommation inférieure de la puissance de et la dissipation thermique du que plus tôt le navire amiral Itaniums, en dépit du compte élevé et de l'horloge plus haute du transistor de expédie ; W du 75-104. Ceci est principalement réalisé en appliquant différents types de transistors. Par défaut, des transistors plus lents et low- de la fuite ont été employés, tandis qu'à grande vitesse, ainsi haut-fuite ceux où il était nécessaire.
Exiger la commutation basse - le dispositif d'économie de puissance de . Réduit dynamiquement la puissance d'énergie de processeur basée sur la charge de demande ou de . Travaux en même temps que l'OS . A pu réduire la puissance d'énergie de serveur pour l'utilisation typique de l'unité centrale de traitement .
Compensation avancée de pour les erreurs dans la cachette, pour l'opération fiable sous des charges de travail mission-critical. C'était technologie appelée de Pellston pendant le développement, et a été récemment retitrée technologie de coffre-fort de cachette d'Intel.
La technologie de la virtualisation permettant l'OS multiple cite par morceau. Ceci a été connu comme technologie de Silvervale pendant le développement, et s'appelle maintenant la technologie de virtualisation d'Intel.
Amélioré, un plus haut autobus (FSB) de partie antérieure de de la largeur de bande de de , avec trois fois la capacité de la conception existante d'autobus. On le cense être à au niveau système (par noeud, avec 4 matrices). La sortie de système par noeud devrait être au moins 21 le gigaoctet / s , qui suggèrent l'autobus duel de partie antérieure de 333.333 mégahertz ( double pompé, 2x667 en résultant mégahertz efficace). Cependant, il est jusqu'aux intégrateurs de système comment ils organisent leur topologie d'autobus.
Toute la vitesse de soutien 533MHz/400MHz FSB de processeurs de Montecito.
Également disponible avec le legs FSB de pour le améliorant le système actuel de conçoit.
Élimine le circuity réalisé par matériel d'émulation de l'instruction x86, en faveur du " articulé autour d'un logiciel plus efficace de la couche d'exécution du IA-32 ;

Intel a officiellement annoncé le 25 octobre 2005 lui que le premier processeur d'Itanium de duel-noyau serait retardé jusqu'au " ; le milieu du " de l'année prochaine. ; Montecito a été lancé le 18 juillet , le 2006 . En raison des issues non spécifiées, la technologie de gestion de puissance de Foxton du d'Intel a été désactivé dans le premier dégagement de Montecito, et la fréquence d'autobus d'avant-côté a été réduite à 267MHz (533.333 mégahertz d'efficace) au lieu de la vitesse 333MHz à l'origine programmée pour la conception.

À l'heure du lancement, les modèles et l'évaluation suivants étaient disponibles :
Itanium 2 9050 1.60 gigahertz /24 mbs L3 de -- $3.692
Itanium 2 mb 9040 1.60 gigahertz/16 L3 -- $1.980
Itanium 2 mb 9030 1.60 gigahertz/8 L3 -- $1.552
Itanium 2 mb 9020 1.42 gigahertz/12 L3 -- $910
Itanium 2 mb 9015 1.40 gigahertz/12 L3 -- $749
Itanium 2 mb 9010 1.60 gigahertz/6 L3/à un noyau --$696

Il n'y a aucun plan pour les processeurs additionnels de Montecito, le successeur, Montvale est prévu vers la fin de 2007.

Successeurs

Voir processeurs d'Itanium de les futurs

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