JHDL

Le JHDL (Juste-Un autre langage de description de matériel) est un langage de description de bas niveau de matériel , concentré principalement sur des circuits de bâtiment par l'intermédiaire d'une approche orientée objectivement cette des collections de paquets de portes dans des objets de Java. Mis en application comme bibliothèque de panoplie d'outils et de classe sur le langage de programmation de Java , son utilisation primaire est pour la conception du FPGAs une attention que particulière a été prêtée à soutenir la série de Xilinx de morceaux.

Quand la conception est prête à être placée dans un tissu, le réalisateur produit simplement d'un netlist du EDIF et l'importe dans sa trousse à outils préférée. Une fois qu'importé, le réalisateur devrait pouvoir transférer le circuit par l'intermédiaire d'un câble du JTAG . EDIF netlisting est soutenu pour la série de XC4000, de Virtex, et de Virtex-II de FPGAs

JHDL a été développé au BYU dans le laboratoire de calcul configurable , le projet de lancé en 1997.

Dispositifs

Les dispositifs de langue de JHDL incluent :
Conception de matériel structurale de

Générateurs flexibles de module
machines à état défini Table-produites
Un " graphique ; Workbench" ; trousse à outils

La synthèse comportementale n'est pas encore pleinement approuvée.

L'environnement integrated d'établi de JHDL est conçu pour permettre à des lotisseurs graphiquement d'examiner et tracer leurs conceptions de circuit. Cet outil inclut :
Visionneuse schématique graphique du

A
Un multiclock cycle-a basé le simulateur
Une ligne de commande interface
Une liste complète de tous les fils et portes
Un statut complet de toutes les valeurs passant par le circuit

Nomination

À l'origine, le J dans le " ; JHDL" ; tenu pour le " ; Java" ;. Cependant, pour empêcher des issues de marque déposée, le nom a été Backronymed pour tenir pour le J ust-Un autre L anguage d'escription du D d'ardware du H de .

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